DRAM，还可以怎么玩？

自罗伯特·登纳德 (Robert Dennard) 在上世纪六十年代发明了动态随机存取存储器 (DRAM)以来，这个存储技术已经成为了市场上最重要的一个产品之一。

据市场研究公司Omdia 9月3日数据显示，今年第二季度，全球DRAM虽然同比下降了57%，但销售额总计已经达到了107亿美元。而统计2022年的营收，DRAM就贡献了接近700亿美元的营收。

之所以DRAM能够在产业中扮演如此重要的角色，这一方面得益于其半身的作用。另一方面，产业界在其技术和应用上的升级，也是DRAM能成为芯片产业中举足轻重角色的原因。例如过去几年的LPDDR以及HBM，就是大家对DRAM的创新。特别是HBM，更是当之无愧的当红炸子鸡。

但其实除此以外，这些厂商在DRAM上有了更多的玩法。

苹果的统一内存

在2020年，苹果带来了革命性的M1芯片。

按照苹果所说，M1 是他们专为Mac 设计的*款芯片。Apple 芯片将CPU、GPU、神经网路引擎、I/O 等众多功能，整合在单一微小的芯片上。其满载惊人的160 亿个电晶体，提供*的效能、特有的技术与超乎想像的能源效率表现，为Mac 带来重大突破。

除此以外，苹果还破天荒地在该芯片上首次集成了LPDDR内存。虽然内存并不位于处理器本身内，但它仍然是位于其他基本组件一侧的同一硅片的一部分。这样的设计也让他们成为了全球*家在客户端 CPU 中使用封装 LPDDR 内存的公司（在过往，这些内存一般是以板载的方式存在）。

苹果能够在LPDDR上创新，得益于其这个称之为“统一内存”的技术。

据了解，统一内存是 Apple M 系列芯片上采用的高带宽和低延迟内存。内存架构汇集了CPU和GPU可用的内存资源。而从传统上看，这将分别划分为 RAM 和vRAM。但苹果通过这样的设计，让CPU 和 GPU 核心可以从同一资源访问同一内存，从而避免了在不同内存位置之间传输数据的需要，提高了性能和效率。

可以肯定的是，这样的设计有很多优势，例如性能提高、系统更薄以及平台占用空间减少，从而可以使用更大容量的电池。伴随着好处而来的缺点则包括如果存储芯片出现故障，整个系统就会出现故障；所有东西都焊接下来的平台无法升级以及CPU 和内存的冷却需要更复杂的冷却系统等挑战。

在推出这种方案并受到关注后，苹果迎来了新的效仿者——英特尔。

近日，英特尔展示了即将推出的、带有封装 LPDDR5X 内存的Meteor Lake处理器。“随着摩尔定律的不断发展，传统的扩展速度一直在放缓，”英特尔技术开发部执行副总裁兼总经理 Ann Kelleher 说道。“但是当我们开始进行高级封装和异构集成时，这意味着我们可以将更多组件封装到给定的封装和给定的产品中。”

HBM迎来挑战者

在苹果和英特尔在DRAM的应用上花了更多心思的同时，三星也正在联手英特尔，在DRAM技术上继续创新。据报道，他们这次联手的挑战对象是HBM。众所周知，在人工智能热潮的推动下，HBM成为了全球最热门的芯片之一。

但三星正在钻研的“cache DRAM”技术，正在成为挑战者。

据韩媒报道，cache DRAM是最近风靡业界的高带宽内存 ( HBM )的升级版 DRAM 。HBM通过像一颗芯片一样垂直堆叠多个 DRAM 来实现高容量，而cache DRAM只需一颗芯片就可以存储相当于HBM的信息，而将必要的数据存储在靠近处理单元的地方可以大大减少延迟和效率。三星声称，与现有 HBM 解决方案相比，高速cache DRAM 可降低60% 的功耗，同时将数据传输速度提高50%。

能达到这样的成就，与其独特的封装有关。

据介绍，cache DRAM的封装方法与HBM不同。目前，HBM是一个图形处理单元（GPU））水平连接到侧面。但高速cache DRAM 能垂直放置并连接到处理器。通过将芯片布置得尽可能靠近，可以更轻松地以电子方式处理更多信息并提高价格竞争力。

三星电子表示，如果高速cache DRAM 商业化，与现有的HBM相比，能效将提高 60%，信息传输延迟将减少 50% 。但正如大家所了解，控制 DRAM 堆叠时产生的热量似乎是未来需要解决的*挑战。

2021年，三星推出了一项名为“ H -Cube”的独特产品，通过在进行2.5D封装的主板下方添加辅助板来降低成本。他们还推出了一个名为“ I- Cube”的品牌，类似于台积电的2.5D封装。据悉，台积电擅长的FOWLP将于今年第四季度开始量产，并将首次应用于三星新机搭载的“Exynos”应用处理器（ AP ）上。上文谈到的Cache DRAM是三星与Intel合作开发的，被认为是Cube为了降低成本和扩大产能而向前迈出的一步。

从相关报告可以看到，三星电子之所以开始开发“Cache DRAM”等新型封装内存技术，是因为他们反思到，由于封装领域的技术差距，三星电子将晶圆代工（半导体代工）市场输给了台积电，而这一技术一直被三星电子所忽视。为此，三星电子希望能够有能力在代工3D封装领域提供“交钥匙”解决方案，并以全球*秀的存储技术形成了*供应链。

“Cache DRAM”有望成为其中最值得倚仗的技术。

3D DRAM，下一个目标

在当前的DRAM发展中，3D DRAM无疑是大家关注的又一个重点。

和当前见到的将常规DRAM芯片堆叠在一起的高带宽内存(HBM)封装方法不一样，大家所追求的*3D DRAM目标是在单个芯片上堆叠存储器。然而，由于目前DRAM的电容器太深，这就是hide堆叠多层是不切实际的。这就意味着我们需要一个新的位单元进行堆叠，并且无电容器位单元很难构建。

尽管面临扩展挑战，一家名为Neo Semiconductor 仍然找到了另一种提高存储密度的方法，即开发世界上*个类似 3D NAND 的 DRAM 单元阵列（称为3D X-DRAM）。新的单元阵列结构基于 Neo Semiconductor 的无电容器浮体单元技术。这种结构以电荷的形式存储数据，而不需要电容器。它使用 3D 架构来增加存储容量，与 NAND 类似，但其底层技术、预期用例和性能特征有所不同。与 NAND 一样，3D X-DRAM 垂直堆叠存储单元以增加存储容量，而无需增加存储芯片的物理占用空间。由于3D X-DRAM 架构采用独特的读/写机制，可实现比 NAND 闪存更快的访问时间和更低的延迟。

除了高存储密度之外，与传统 DRAM 相比，新的 DRAM 技术还具有其他一些优势，包括更低的功耗、高可靠性、改进的可扩展性以及由于存储单元之间的互连更短而更快的访问时间。

新的 DRAM 单元可以使用当前的 3D NAND 类工艺来制造，只需要单个掩模来定义位线孔并在孔内形成单元结构，从而简化了工艺。根据公司估计，该技术可通过 230 层实现 128 Gb 密度，是当今 DRAM 密度的八倍。

半导体设备供应商 Lam Research 早前也发布了一份关于未来 DRAM 产品如何发展的提案。据该公司称，我们大约需要五到八年的时间才能设计出可制造的 3D DRAM 设备，这使得世界在 2D DRAM 微缩结束和 3D DRAM 微缩加速之间可能存在三年的差距。

Lam Research在报道中指出，推进 DRAM 扩展的一个自然举措是将 2D DRAM 组件侧放并堆叠。这样做会带来一些挑战，当中包括水平方向需要横向蚀刻，这很困难，因为凹槽尺寸变化很大。；堆叠蚀刻和填充过程需要不同的材料，这使得制造变得困难；当您尝试连接不同的 3D 组件时，就会出现集成挑战。

我们知道，当前的 DRAM 电路设计本质上需要三个组件：位线（注入电流的导电结构）；接收位线电流输出并充当控制电流是否流入（并填充）电路的栅极的晶体管；和一个电容器，流经位线和晶体管的电流最终以位（0或1）的形式存储。

因此Lam Research 使用了一些芯片设计“技巧”来实现工作架构。首先，他们将位线移至晶体管的另一侧；因为位线不再被电容器包围，这意味着更多的晶体管可以连接到位线本身，从而提高芯片密度。

为了*限度地提高面积密度，Lam Research还应用了一些*进的晶体管制造技术。其中包括 Gate-All-Around (GAA) forksheet 设计。按照Lam Research所说，他们提出的重新设计的 DRAM 架构可以进行堆叠，新的 DRAM 单元设计层层叠加，其流程与 NAND 类似。

不过，*代 3D DRAM 设计（例如其自己的设计）最多只能利用 28 个堆叠层。通过架构改进和额外的分层。Lam Research公估计 DRAM 密度可以实现两节点跳跃式改进，并且可以通过向 DRAM 摩天大楼添加额外的层来实现进一步的改进。正如我们在其他制造技术中看到的那样，使用通孔阵列（台积电 TSV 的基础技术）来互连各个层。

然而，泛林研究公司提出的设计存在一个直接问题：当前没有能够可靠地制造所需功能的制造工具。但他们同时还指出，在遇到 DRAM 扩展壁垒之前我们还有时间，希望所需的工具和专业知识能够在该时间范围内到达。

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